تأیید SOC با استفاده از SystemVerilog

ضبط شده

یک دوره جامع که مفاهیم تأیید طراحی سیستم روی یک تراشه و برنامه‌نویسی به زبان SystemVerilog را آموزش می‌دهد.

امتیاز دوره

هنوز امتیاز ندارد

زیرنویس فارسی و انگلیسی

ماراد، مرکز آموزش از راه دور

زندگی فعال
27 اپیزود
3 ساعت و 57 دقیقه

درباره دوره اپیزود ها توضیحات تکمیلی اطلاعات استاد کامنت ها

در این دوره چه چیز هایی می آموزید؟

اپیزودها

اپیزود 1 مقدمه و بررسی کلی

5 دقیقه

مقدمه‌ای کوتاه و بررسی دوره - اهداف دوره، انتظارات، روش‌های آموزشی و غیره.

اپیزود 2 مقدمه‌ای بر جریانات طراحی SOC و VLSI

6 دقیقه

معرفی می‌کند که SOC چیست و جریان طراحی SOC/VLSI چیست

اپیزود 3 تأیید - چه، چرا و چگونه؟

8 دقیقه

مفاهیم پایه در مورد اینکه تأیید چیست، چرا انجام می‌شود و چگونه انجام می‌شود

اپیزود 4 تأیید - برنامه‌ریزی، رویکردها، معیارها

10 دقیقه

مفاهیم طرح تأیید، رویکردها، سطوح تأیید و معیارهای تأیید را توضیح می‌دهد

اپیزود 5 روش‌های اعتبارسنجی - شبیه‌سازی، رسمی، اظهارات

14 دقیقه

این سخنرانی به توضیح تأیید مبتنی بر شبیه‌سازی، تأیید رسمی و نیمه‌رسمی و تأیید مبتنی بر اظهار (ادعا) می‌پردازد.

اپیزود 6 تأیید تصادفی هدایت شده در مقابل تأیید تصادفی محدود - پوشش

13 دقیقه

توضیح و مقایسه تست هدایت‌شده و تصادفی و متریک‌های پوشش و کاربرد آن‌ها

اپیزود 7 جریان‌های دیگر - تأیید سخت‌افزار و نرم‌افزار، شبیه‌سازی

9 دقیقه

آخرین روندها مانند شبیه‌سازی شتاب‌زده، امولاسیون و خلاصه‌ای از این بخش را توضیح می‌دهد

اپیزود 8 بررسی تاریخ و استفاده از زبان

7 دقیقه

معرفی زبان سیستم ورilog - تاریخچه و تکامل

اپیزود 9 ساختارهای زبانی - نوع‌های داده و عملگرها

11 دقیقه

طراحی پایه/ساختار TB و جزئیات در مورد نوع داده‌ها و عملگرها در زبان SV توضیح داده شده است

اپیزود 10 ساختارهای زبانی - حلقه‌ها و جریانات کنترلی

7 دقیقه

توضیحات مربوط به حلقه‌ها و ساختارهای کنترل جریان - if/else، for/repeat/while، case/casex/z و غیره

اپیزود 11 وظایف و عملکردها

6 دقیقه

توضیحاتی درباره پشتیبانی زبان سیستم ورilog برای زیرروال‌ها - وظایف و توابع

اپیزود 12 آرایه‌ها و صف‌ها

14 دقیقه

توضیحاتی در مورد پشتیبانی SV از آرایه‌ها (ثابت/پویا/وابسته) و صف‌ها

اپیزود 13 رابط ها

9 دقیقه

توضیح می‌دهد ساختار رابطی که برای انتزاع اطلاعات اتصال بین ماژول‌ها استفاده می‌شود

اپیزود 14 بلاک‌های زمان‌بندی

6 دقیقه

سازه‌های بلوک کلاک برای مشخص کردن اطلاعات زمان‌بندی توضیح داده شده با مثال‌ها

اپیزود 15 بلاک‌های برنامه

7 دقیقه

توضیح ساختارهای بلوک برنامه System Verilog

اپیزود 16 مفاهیم پایه‌ برنامه‌نویسی شیءگرا

8 دقیقه

مفاهیم پایه عمومی برنامه‌نویسی شی‌گرا - وراثت، ترکیب، چندریختی را توضیح می‌دهد

اپیزود 17 سیستم Verilog Classes توضیح داده شده‌اند

16 دقیقه

توضیح می‌دهد تعاریف کلاس، وراثت، استفاده از چند شکل‌گرایی، کلمات کلیدی ثابت، استاتیک و کلاس‌های انتزاعی

اپیزود 18 رابط‌های مجازی

8 دقیقه

رابط‌های مجازی را توضیح می‌دهد و نحوه استفاده از آن برای اتصال دنیای پویاي کلاس‌ها به دنیای ثابت ماژول‌ها را نشان می‌دهد.

اپیزود 19 محدودیت‌ها و کاربردهای تصادفی - بخش ۱

10 دقیقه

اصول ایجاد محدودیت‌های تصادفی در سیستم ورilog توضیح داده شده است - تصادفی ساده، محدودیت‌های ساده، محدودیت‌های نتیجه‌ای، محدودیت‌های حلقه/آرایه و غیره

اپیزود 20 محدودیت‌های تصادفی - بخش ۲

9 دقیقه

ادامه محدودیت‌های تصادفی - توضیح می‌دهد که محدودیت‌های توزیع، محدودیت‌های لایه‌ای و یک مثال کامل از نحوه استفاده‌ی همه‌ی این‌ها با هم چگونه است

اپیزود 21 فرایندها و رشته ها در سیستم Verilog

7 دقیقه

مفاهیم فرایندها و رشته‌ها در System Verilog را توضیح می‌دهد و نحوه پیاده‌سازی آن‌ها را بیان می‌کند.

اپیزود 22 سیستم Verilog جعبه‌نامه‌ها

7 دقیقه

مفاهیم جعبه‌های پیام سیستم ورilog و کاربردهای آن را توضیح می‌دهد

اپیزود 23 همزمانی - رویدادها و سمفورها

9 دقیقه

توضیح پیاده‌سازی و استفاده از رویدادها و سمیفورها در System Verilog برای همگام‌سازی و دست دادن بین فرایندها

اپیزود 24 تمرین ۱: مطالعه موردی در مورد طراحی که باید تأیید شود

10 دقیقه

یک مطالعه موردی در مورد به کارگیری تمام مفاهیم تأیید که تا کنون آموخته شده‌اند در یک مشکل واقعی تأیید طراحی

اپیزود 25 متدولوژی‌های استاندارد تأیید - نیاز و تکامل

9 دقیقه

توضیح نیاز و تاریخچه متدولوژی‌های بررسی استاندارد صنعت

اپیزود 26 مقدمه‌ای بر مفهوم OVM و UVM

7 دقیقه

مقدمه‌ای کوتاه بر متدولوژی‌های OVM/UVM و نکات برجسته آن‌ها

اپیزود 27 خلاصه و آموخته‌ها و موضوعات آینده

5 دقیقه

خلاصه‌ای از دوره و موضوعات احتمالی دوره‌های آینده. لطفاً در مورد محتوا یا بهبودهای لازم نظر دهید. همچنین به مدرسه جدید اعتبارسنجی و بهبود کیفیت من مراجعه کنید تا درباره SVA، پوشش و دوره‌های آینده بیشتر بیاموزید. http://verificationexcellence.usefedora.com/ متشکرم رمداس

اکشن های دوره

شرکت در دوره : 39,000 تومان

توضیحات دوره

این دوره مفاهیم تأیید طراحی سیستم روی چیپ (SoC) را معرفی می‌کند و بر روی جریان‌ها و روش‌های تأیید عملکرد تأکید دارد.

این دوره همچنین آموزش می‌دهد که چگونه با زبان System Verilog کد نویسی کنیم - که پرکاربردترین زبان توصیف سخت‌افزار برای طراحی و تأیید SoC در صنعت نیمه‌هادی است.

این دوره به چندین بخش تقسیم شده و هر قسمت با استفاده از ویدئوی کوتاه مفاهیم را توضیح می‌دهد. پس از هر چند جلسه، تمرینات آزمایشگاهی ارائه می‌شود و دانشجویان تحت هدایت قرار می‌گیرند تا عملاً کد نویسی کرده، شبیه‌سازی انجام دهند و با استفاده از یک شبیه‌ساز و نمایش‌گر شکل‌موج مبتنی بر مرورگر رایگان تأیید کنند؛ همچنین آزمون‌هایی اضافه شده‌اند تا دانش و پیشرفت دانشجویان را مورد سنجش قرار دهند.

بخش دوم دوره که به روش‌های تأیید پیشرفته و استاندارد صنعتی مانند OVM/UVM می‌پردازد، بر اساس بازخورد این دوره دنبال خواهد شد.

تأیید SOC با استفاده از SystemVerilog

✅ این دوره برای چه کسانی مناسب است؟

دانشجویان VLSI، طراحی سیستم های دیجیتال و جاسازی شده، میکروالکترونیک که می خواهند برای کار در صنعت نیمه هادی آماده باشند.
متخصصان طراحی و تأیید دیجیتال که مشتاق یادگیری مداوم هستند.